Fehlertoleranzschicht

Im Rahmen dieses Forschungsprojektes werden Lösungskonzepte für den Entwurf und die Realisierung einer autonomen Fehlertoleranzschicht (FTU) in einer verteilten zeitgesteuerten Architektur für sicherheitsrelevante Echtzeitanwendungen entwickelt. Zunächst werden alle konzeptionellen Erfordernisse für die Definition eines in sich geschlossenen FTU-Layers analysiert. Im nächsten Schritt wird eine geeignete Hardwareplattform sowie eine FTU-Layer-Software entwickelt, auf deren Basis schließlich eine experimentelle Bewertung der erarbeiteten Konzepte mittels Fehlerinjektion durchgeführt werden kann. Den Ausgangspunkt des Projektes bilden die Ergebnisse des FWF-Forschungsprojektes "Sichere Computersysteme", des BRITE EURAM-Projektes "X-by-wire" und des ESPRIT OMI-Projektes "TTA", wobei der im TTA-Projekt entwickelte TTP-Controller-Chip als Grundbaustein verwendet wird. Sollte das Projekt zeigen, daß es möglich ist, einen autonomen FTU-Layer mit einfacher Schnittstelle zum Hostsystem zu spezifizieren, so könnte eine verbesserte Version des TTP-Controller-Chips gebaut werden, die diesen FTU-Layer enthält. Ein derartiger Chip könnte ein Hi-Tech-Produkt für den Weltmarkt werden.

Das ständig sinkende Preis/Leistungsverhältnis digitaler Microcontroller erlaubt den Ersatz herkömmlicher elektro- mechanischer Regelungssysteme durch digitale. Digitale Regelungen reduzieren Kosten und Gewicht und ermöglichen zusätzliche Funktionalität sowie skalierbare Zuverlässigkeit. Speziell der letzte Punkt rechtfertigt ihren Einsatz in sicherheitskritischen Anwendungen wie etwa der Luftfahrt oder des Automobilbereiches, deren Anforderungen an die Zuverlässigkeit nur durch den Einsatz von Fehlertoleranz erfüllt werden können. Allerdings erhöht Fehlertoleranz die Komplexität der digitalen Systeme und damit die Kosten für Entwicklung, Verifikation und Zertifizierung. Speziell der Einsatz proprietärer Fehlertoleranz bedingt eine erneute Verifikation und Zertifizierung wenn Details der Regelung Änderungen unterworfen werden. Im Rahmen des vorliegenden Projekts wurde eine generische Fehlertoleranzschicht entwickelt, die für Anwendungen sowohl im Zeit- als auch im Wertebereich unsichtbar bleiben kann. Diese Transparenz ermöglicht das Erstellen von Anwendungen, ohne dabei Gesichtspunkte der Fehlertoleranz berücksichtigen zu müssen. Außerdem können die Dienste einer generischen Fehlertoleranzschicht unabhängig von der jeweiligen Anwendung verifiziert und zertifiziert werden. Diese Eigenschaften tragen zu einer Verkürzung der Entwicklungszeit bei und reduzieren somit die Entwicklungskosten. Die transparente Fehlertoleranzschicht baut dabei auf einer zeitgesteuerten Architektur auf. Im Rahmen des Projektes konnte gezeigt werden, wie die Eigenschaften einer derartigen Architektur genutzt werden können, um transparente Fehlertoleranz im Wertebereich zu ermöglichen. Weiters erlaubt ein zeitgesteuertes System die zeitliche Entkoppelung seiner Komponenten und bietet somit die Basis für transparente Fehlertoleranz im Zeitbereich. Eine im Zuge der Arbeit am Projekt erstellte Prototypimplementierung, die auf dem zeitgesteuerten Kommunikationssystem TTP/C aufbaut, demonstriert die Umsetzbarkeit des Konzepts. Diese Implementierung wurde in die Firmware eines bestehenden dedizierten TTP/C Kommunikations-Controllers integriert. Dadurch entfällt die Notwendigkeit Mechanismen zur Fehlertoleranz innerhalb des Host-Computersystems zu installieren. Weiters wurde die Implementierung umfangreichen Fehlerinjektionsexperimenten unterzogen, die das Vertrauen in das richtige Funktionieren erhärtet haben.