Analysis & Modeling of Single-Event-Transients in VLSI Chips

Aufgrund der dramatischen Verkleinerung der Strukturgrößen moderner integrierter Schaltungen, die heutzutage im Nanometerbereich (< 100 nm) liegen, dominieren mittlerweile Single-Event Effects (SEEs) die Fehlerraten von VLSI-Chips. SEEs werden durch ionisierte Teilchen verursacht, die Sperrschichten eines Transistors treffen. Derartige Teilchen haben ihren Ursprung primär in hochenergetischer kosmischer Strahlung, die direkt (in größeren Höhen, etwa in Raumfahrzeugen oder Flugzeugen) oder indirekt (nach Interaktion mit der Atmosphäre) auf aktive elektronische Strukturen einwirken. Das primäre Problem dabei sind transiente SEEs: Ein ionisiertes Teilchen deponiert Ladung längs seiner Trefferspur, die ihrerseits eine Single-Event Transiente (SET), also einen elektrischen Signalpuls im 0.11 ns-Bereich, erzeugt. Wenn eine ausreichend starke SET sich bis zu einem Speicherelement, etwa einem Flip-Flop, fortpflanzt, kann sie permanent gespeichert werden und somit ein Single- Event Upset (SEU) produzieren. Robustes Schaltungsdesign, insbesondere in kritischen Anwendungen, erfordert daher Modelle, die die Generierung von SETs/SEUs hinreichend genau beschreiben und dennoch leicht und effektiv in frühen Designphasen verwendbar sind. Derartige Modelle erlauben es, (a) die Robustheit verschiedener Architekturen und Fehlertoleranzmechanismen zu vergleichen und (b) die resultierende Fehlerrate eines Chips abzuschätzen. Die bevorzugte Methode dafür ist Simulations-basierende Fehlerinjektion auf der Ebene (analoger) elektronischer Schaltungen: Typischerweise wird hier ein Spice-Modell eines Chips (das mehr oder weniger automatisch aus dem Design mittels Technologie-Datenbanken generiert werden kann) mit einem SET Spice-Modell kombiniert, das die Generierung von SETs in kritischen Teilen des Chips simuliert. Der klassische Ansatz hierfür ist die Injektion eines doppelt-exponentiellen Strompulses im Drain eines Transistors. Natürlich steht und fällt die Effektivität dieser Methode zur Abschätzung der Robustheit/Fehlerrate eines Chip- Designs mit der Verfügbarkeit eines realistischen SET Spice-Modells: Wenn dieses relevante SET-Pulsformen etc. nicht abdecken sollte, könnten gewisse Defizite von Fehlertoleranzmaßnahmen unentdeckt bleiben. Unerfreulicher Weise gibt es starke Hinweise dafür, dass das normalerweise verwendete doppelt-exponentielle Strompuls-Modell gleich in mehreren Aspekten problematisch ist: (1) Inadäquate Modell-Struktur, (2) problematische Kalibration der Modellparameter und (3) fehlende Abdeckung von SEEs, die mehrere Transistoren bzw. Gatter gleichzeitig betreffen. Letzteres erfordert zwangsläufig die Einbeziehung des Layouts in die Spice-Modelle der SETs. Jeder Versuch, ein alternatives SET Spice-Modell für Nanometer-VLSI-Chips zu definieren, das diese Aspekte adäquat berücksichtigt, erfordert (a) ein detailliertes Verständnis der zugrundeliegenden physikalischen und elektrischen Prozesse und (b) eine umfassende experimentelle Evaluation von SET-Pulsen in realen integrierten Schaltungen. Das Projekt EASET ist diesem Problem gewidmet: Basierend auf Resultaten analoger SET- Messungen an sorgfältig entworfenen Test-ASICs in Microbeam-Bestrahlungsexperimenten sollen genaue 3D physikalische/hybride TCAD Simulationsmodelle (i) entwickelt und (ii) kalibriert werden. Derartige Modelle sind ein mächtiges Mittel zur Erforschung des SET-Erzeugungsprozesses und seiner Parameter in VLSI-Schaltungen und daher auch die geeignete Grundlage für die Entwicklung und Validierung eines neuartigen SET Spice-Modells, das den primären Output des Projekts darstellt. Die Test-ASICS werden einerseits die zu testenden Schaltungsblocke, wie Schaltungen aus kombinatorischer und getakteter Logik und möglicherweise anderen Schaltungen wie zum Beispiel Ringoszillatoren beinhalten. Darüber hinaus werden die ASICs auch anspruchsvolle analoge Messverstärker mit hoher Bandbreite enthalten die einerseits die zu testenden Schaltungsknoten nur minimal beeinflussen dürfen und andererseits mit analogen 50O- Treiberendstufen ausgerüstet sind. Aufgrund der großen Anzahl der zu untersuchenden Schaltungsknoten sind außerdem integrierte analoge Multiplexer mit hoher Bandbreite erforderlich. EASET ist daher nicht nur fundamentalen Forschungsfragen gewidmet, sondern soll auch Resultate liefern, die höchst relevant für die Praxis der Entwicklung robuster VLSI-Chips sind. Die erforderliche Kompetenz wird durch die gemeinsame Durchführung des Projekts durch das Institut für Technische Informatik und das Institute of Electrodynamics, Microwave and Circuit Engineering an der TU Wien, unter Einbeziehung von Strahlenphysikern etwa am GSI in Darmstadt und am PTB in Braunschweig, sichergestellt.

Durch Strahlungsteilchen ausgelöste Computerfehler waren schon immer ein Problem in Betriebsumgebungen, wo solche Teilchen häufig und mit hohen Energien vorkommen, wie z.B. im Weltall. Inzwischen sind die internen Strukturgrößen moderner Mikrochips so klein geworden, dass selbst Teilchen niedrigerer Energie dort Fehler verursachen können und davon gibt es selbst in unserer unmittelbaren Umgebung reichlich. Damit zukünftige Chiptechnologien weiterhin verlässlich funktionieren, müssen wir daher Maßnahmen zur Vermeidung oder Beherrschung von strahlungsbedingten Fehlern in Computern (oder moderner Elektronik allgemein) vorsehen. Leider sind die aus der Weltraumtechnologie bekannten Methoden entweder zu teuer für Massenprodukte, oder sie sind wirkungslos gegen jene Arten von Fehlern, wie sie in modernen Chips mit ihren winzigen Strukturen vorkommen, wie z.B. Doppelfehler in zwei benachbarten Elementen ausgelöst durch einen einzigen Teilchentreffer. Ein besseres Verständnis von Strahlungseffekten in modernen Chips ist daher eine wichtige Basis für die Entwicklung von leistbaren und gleichzeitig effektiven Methoden zur Strahlungstoleranz.Genau dies war das Ziel des Projektes EASET. Wir haben mehrere digitale Chips in modernen Technologien entwickelt, und diese dann einer Teilchenstrahlung ausgesetzt um die Auswirkungen zu studieren. Das Einzigartige an diesen Experimenten war (a) die Verwendung von Microbeams als Strahlungsquelle, bei denen Parameter der Strahlung (wie Ort des Teilchentreffers, Partikeltyp, -rate und -energie, etc.) genau kontrolliert werden konnten, in Kombination mit (b) der Verfügbarkeit spezieller Hilfsschaltungen auf dem Chip. Ein Beispiel für letztere sind Messverstärker, die die direkte Beobachtung jener Signalformen ermöglichen, die aus dem Teilchentreffer resultieren. Andere Hilfsschaltungen wiederum erlauben eine statistische Auswertung von Strahlungseffekten auf dem Chip. Die Entwicklung dieser Infrastruktur war eine der wesentlichen Herausforderungen im Projekt.Die Analyse der Messdaten aus diesen Experimenten verhalf uns zu einem tieferen Verständnis über die Abhängigkeiten der Strahlungseffekte von diversen Parametern wie Ort des Teilchentreffers oder Auftreffwinkel. Auf Basis dieser Ergebnisse konnten wir die Genauigkeit von Simulationsmodellen verbessern, die es wiederum erlauben, Strahlungseffekte auf flexiblere Weise und umfassender zu untersuchen als das mit physikalischen Experimenten möglich ist. Während die Verbesserung des Simulationsmodelles wohl das wichtigste Projektergebnis darstellt und eine Voraussetzung für die Entwicklung effizienterer Methoden zur Strahlungstoleranz bildet, erzielten wir im Projekt auch weitere Ergebnisse, wie z.B. die Beobachtung eines bisher noch nicht beschriebenen Strahlungseffektes, oder neuartige Fehlertoleranzmethoden.